IBM和三星以及AMD的老伙伴Globalfoundries進(jìn)行合作，他們開發(fā)了全新的硅基晶體管制作工藝，使得制程微縮的路線圖從極限的7nm進(jìn)一步下探到5nm水平。目前，芯片制程工藝發(fā)展到14nm，工藝研發(fā)難度越來越大，一直保持領(lǐng)先的Intel也不得不多次修改Tick-Tock戰(zhàn)略，面對AMD Ryzen處理器的競爭，他們?nèi)匀煌瞥隽说谒拇?4nm芯片，可見新工藝研發(fā)難度之大。

在科學(xué)家們此前的預(yù)測中，即使采用最新的極紫外光刻機（EUV）人們也只能制作出極限為7nm制程的芯片（目前的14nm芯片仍然是193nm浸入式光刻機），并且晶體管結(jié)構(gòu)已經(jīng)從普通的2D平面晶體管進(jìn)化為3D晶體管（鰭式場效應(yīng)管）。但是在7nm制程以下，鰭式場效應(yīng)管同樣無法很好地控制晶體管內(nèi)的電子，而IBM通過采用全新的晶體管結(jié)構(gòu)將制程拓展到5nm。

2D平面場效應(yīng)管，F(xiàn)inFET和FinFET+（水平堆疊）

據(jù)VR箘了解，場效應(yīng)管是現(xiàn)代處理器的基礎(chǔ)，由源極、柵極和漏極組成，在2D平面晶體管技術(shù)中，源極和漏極分別位于柵極的兩側(cè)下方，相互之間并不導(dǎo)通，如果在柵極施加一個電壓，源極和漏極之間就會暫時形成一個溝道，這樣通過施加電壓完成晶體管的通斷。隨著晶體管不斷縮小，源極和漏極之間的距離也越來越近，柵極下方的氧化物絕緣層也越來越薄，電子很容易自動從源極漏過去，也就是所謂的“漏電”；同時柵極的接觸面積也越來越小，導(dǎo)致其對電子通斷的控制力減弱；FinFET通過改變晶體管結(jié)構(gòu)增加接觸面積，增強了柵極的控制能力，使得制程能夠縮小到20nm以下。而最新的納米線場效應(yīng)管則再一次改變晶體管堆疊方式，使得制程可以再一次縮小而不會進(jìn)一步降低柵極控制能力。

納米線場效應(yīng)管

當(dāng)然，盡管新技術(shù)從原理上仍然是FinFET的延伸，但關(guān)鍵在于它實現(xiàn)了垂直方向的堆疊，如果說水平堆疊是FinFET技術(shù)的自然延伸，那么垂直堆疊就需要一些新技術(shù)突破才能夠?qū)崿F(xiàn)了。

FinFET

更先進(jìn)的工藝能夠到來更低的功耗和更高的性能功耗比，IBM認(rèn)為該技術(shù)能夠進(jìn)一步推動物聯(lián)網(wǎng)和其他數(shù)據(jù)密集型任務(wù)的進(jìn)化。不過對于普通消費者而言，5nm技術(shù)意味著移動電子設(shè)備能夠獲得更加優(yōu)秀的續(xù)航表現(xiàn)，我們的智能手機續(xù)航能力有望達(dá)到目前14nm技術(shù)設(shè)備的2~3倍。由于目前的智能手機續(xù)航能力已經(jīng)令人基本滿意，或許它更大的作用在于更低的發(fā)熱量以及更長的持續(xù)高負(fù)載運行時間。

納米線場效應(yīng)管

VR箘?wù)J為最能受益于上面提到的兩點的設(shè)備應(yīng)該是二合一平板和VR一體機設(shè)備，由Core M處理器驅(qū)動的二合一平板在未來可以持續(xù)保持2GHz以上的運行頻率，并將發(fā)熱控制在合適的程度；而VR一體機也能夠?qū)⒗m(xù)航由現(xiàn)在的2小時提升到6小時以上。在高性能領(lǐng)域，5nm制程也將發(fā)揮強大的威力，NVIDIA即將發(fā)售的“核彈”Tesla V100據(jù)稱擁有211億晶體管，核心面積跟Apple Watch表盤一樣大（1080ti只有它的一半），然而5nm制程可以在指甲蓋大小的區(qū)域集成300億晶體管，Intel 14nm制程目前只能在指甲蓋大小區(qū)域制作出core m級別的處理器。

當(dāng)然，我們并不可能在最近兩三年內(nèi)看到實際的商品。事實上，10nm制程的高通驍龍835仍然只有小范圍發(fā)貨，而Intel即將發(fā)售的8代Core i系列處理器仍然使用了14nm制程（Intel 14nm制程相當(dāng)于三星10nm制程，但如果繼續(xù)縮小制程，兩者在5nm節(jié)點都必須采用全新的工藝）。最早的7nm制程芯片有望在2018年正式登場，不過目前來看，顯然采用全新的5nm 納米線晶體管技術(shù)的產(chǎn)品更加令人期待。（參考Intel 22nm和32nm，臺積電16nm和20nm之間的差距）